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TimingDesigner Datenblatt

Timing Designer
Timingdiagramm eines DDR Speichermoduls

Richtiges Timing von Signalen

Digitale Schaltungen enthalten Signale und zusammengesetzte Signalsequenzen, die zeitlich genau aufeinander abgestimmt sein m├╝ssen. Interne und leitungsgebundene Signallaufzeiten und unterschiedliche Taktfrequenzen in einem Design erschweren eine manuelle Timingvorhersage. TimingDesigner ist ein Analysetool, mit dem kritische Timings eines Designs ├╝bersichtlich in Timingdiagrammen dargestellt und analysiert werden k├Ânnen. Besonders bei Schaltungen die mehrere Bauteile wie Controller, Speicher und FPGAs enthalten, kann die Toleranz der Signale sehr klein ausfallen und muss pr├Ązise geplant werden.

Bei voneinander abh├Ąngigen Signalsequenzen kann eine statische Timing Analyse bei der Spezifikation, Analyse und Umsetzung des Timings helfen. Mit TimingDesigner k├Ânnen schnell alternative Signalsequenzen miteinander verglichen und durch Worst-Case-Analysen eine optimale L├Âsungen erarbeitet werden. Die intuitiv ermittelten Spezifikationen k├Ânnen in Form von Tabellen und Diagrammen ├╝bersichtlich dokumentiert werden.

Verletzungen des Timings sind schwer zu lokalisieren. In der Software sind spezielle Cause- and Effect-Mechanismen integriert, die R├╝ckschl├╝sse auf die Ursachen der Problemstellen aufzeigen und eine zielgerichtete Optimierung des Timings erm├Âglichen.


What's New in Version 9.4

Hier finden Sie ein Datenblatt, dass alle Neuigkeiten zur Version 9.4 erl├Ąutert:
Datenblatt
Die wichtigsten Neuigkeiten im ├ťberblick: