Allegro Design Entry HDL SI   

Allegro Design Entry HDL SI ermöglicht Entwicklungsingenieuren, den steigenden Anforderungen durch die schnell wachsenden High-Speed - Inhalte auf komplexen PCB-Systemen gerecht zu werden. Allegro Design Entry HDL SI ist Teil des Constraint-orientierten PCB-Design-Flows und bindet die bewährte Allegro SI Signalintegritäts-Technologie von Cadence ein, durch die kürzere Design-Zykluszeiten und eine höhere Design-Qualität und Leistung sichergestellt wird.

Bei einem typischen High-Speed Board-Design ist mittlerweile die Anzahl der Schaltungsnetze mit Constraints von 25 auf mehr als 75 Prozent sämtlicher Schaltungsnetze des Designs gestiegen. Die SI-Ingenieure im Entwicklungsteam haben die Aufgabe, diese Netze zu analysieren. Allerdings wird diese Aufgabe immer umfangreicher, da die Anzahl der zu analysierenden Netze auf einer Karte sowie die Komplexität neuer Chipsets dramatisch zunehmen. Die neue von Allegro Design Entry HDL SI unterstützte Design-Methodik verbessert die Produktivität des Entwicklungsteams und minimiert die Auswirkungen der überlasteten SI-Entwicklungsressourcen. Außerdem lassen sich die Kosten steuern, da die Elektronik-ingenieure die Constraints in ihren Designs nun selbst bearbeiten können und bei der Analyse der Netze mit Constraints nicht mehr ausschließlich auf die Hilfe der SI-Ingenieure angewiesen sind.

Bislang mussten Entwicklungsteams die Netze mit Constraints identifizieren und in zwei Gruppen aufteilen: in Netze, die für den Design-Zyklus entscheidend sind und schnell von den SI-Ingenieuren zu untersuchen sind, und Netze, die nicht kritisch sind und daher nicht überprüft werden. Diese Praxis hat oft dazu geführt, dass diese weniger kritischen Netze entweder überbewertet wurden, um ein funktionelles Design sicherzustellen, oder dass sie überhaupt nicht berücksichtigt wurden und somit die Kosten des Boards in die Höhe treiben. Wenn mit kritischen Netzen in dieser Art umgegangen wird, steigt das Risiko für Fehler auf dem Board, was schließlich zu vermeidbaren und teueren Re-Spins führt. Durch Allegro Design Entry HDL SI 610 lassen sich für diese weniger kritischen Netze bereits sehr frühzeitig optimale Constraints festlegen, wodurch sich die SI-Ingenieure auf neue Chipsets und besonders kritische Netze konzentrieren können. Damit lassen sich Zeit und Geld einsparen.

Allegro Design Entry HDL SI beinhaltet einen bewährten, leistungsfähigen, hierarchischen Constraint-Manager für die Definition, das Management und die Validierung von Constraints im gesamten Ablauf. Außerdem ist im Allegro Design Entry HDL SI für die graphische Topologie Allegro PCB SI als Simulationscockpit und Allegro Design Entry HDL XL für die Schaltplaneingabe enthalten.

Mit Model Integrity verfügt Allegro Design Entry HDL SI über die Möglichkeit Simulationsmodelle schnell zu validieren und ggf. zu korrigieren. Die Elektronik- und SI-Ingenieure, die Allegro als Simulator einsetzen, können die gleichen Constraint-Templates selbst bei komplexen Topologien für eine aktive und dynamische Zusammenarbeit in Echtzeit nutzen. Allegro Design Entry HDL SI beinhaltet zudem einen Methodikführer, so dass Elektronikingenieure die sich mit der SI-Analyse noch nicht gut auskennen, einfach und schnell mit der Constraint-Entwicklung beginnen können.

Neues Produkt bringt neue Vorteile

Allegro Design Entry HDL SI ermöglicht für kritische Netze eine frühzeitige Entwicklung von Constraints und deren Management im Design-Zyklus, wodurch der Entwurfsprozess verbessert und die PCB-Kosten reduziert werden können.

Allegro Design Entry HDL SI verkürzt den Design-Zyklus, da die Elektronik- und SI-Ingenieure die Entwicklung und das Management der Constraints bei der zunehmenden Anzahl der Netze in komplexen und schnellen PCB-Systemen gemeinsam durchführen können.

Allegro Design Entry HDL SI, ein Teilbereich von Allegro PCB SI, nutzt die gleiche bewährte Simulations-Engine, die bereits weltweit von SI-Ingenieuren in führenden Unternehmen eingesetzt wird und beinhaltet den gleichen leistungsfähigen Constraint-Manager, der auch im Allegro PCB Editor, Allegro Design Entry HDL und Allegro PCB SI Verwendung findet.