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Analyse der Test-Coverage in Capture

Test-Coverage in Capture
Test-Coverage in Capture

Mit einer kostenlosen App kann in der Leiterplatten-Entwurfssoftware OrCAD Capture in wenigen Minuten die Test-Coverage der Schaltung angezeigt werden. Die App wurde von XJTAG, einem Anbieter von Boundary-Scan-Hardware und Software-Tools, entwickelt. Mit diesen frühzeitigen Informationen über die Testbarkeit wird ein Design For Test deutlich vereinfacht und so die Anzahl von nachträglichen Änderungen deutlich verringert.

Viele Kontakte von integrierten Schaltkreisen, wie zum Beispiel bei Ball Grid Arrays (BGA), sind nicht mit Testnadeln zu erreichen, da sich die Anschlüsse unter dem Bauteil befinden und zum Teil nur auf Innenlagen in der Leiterplatte verlegt werden. Diese Verbindungen können nur über JTAG-oder Funktionstests geprüft werden. Viele Designrichtlinien erfordern aber ein Testen aller solcher Leitungen. Bei unerreichbaren Signalen muss ein Entwickler oder der PCB-Layouter entscheiden, ob er zusätzliche Testpunkte vergibt oder auf einen Test verzichtet. Dabei sollte die Anzahl der Testpunkte auf Leiterplatten möglichst gering gehalten werden, um die Zuverlässigkeit zu erhöhen und um Platz zu sparen.

Hier laden sie den kostenlosen XJTAG DFT Assistant für OrCAD Capture runter und können die App in OrCAD Capture installieren. Anschließend ist es dem Entwickler in nur wenigen Minuten möglich einen Report über die Test-Coverage für seinen Schaltplan zu erzeugen. Mit diesem grafischen Report kann der Entwickler sehen, welche Netze später in der Fertigung über Boundary Scan-Testverfahren erreicht werden können. Alle verbleibenden Netze sind in dem Report als ungetestet markiert. Hier kann der Entwickler jetzt festlegen, an welchen Netzen er einen Testpunkt vorgibt oder welche Netze ungetestet bleiben sollen.

Diese frühzeitige Information ist sehr wertvoll, da fehlende oder zu viele Testpunkte ein häufiger Grund für ein Re-Design oder kostspielige ECOs (engineering change orders) sind. Der Entwickler erstellt kein komplettes Testprogramm, sondern nutzt lediglich die automatischen Funktionen der App, um die mit JTAG nicht zu testenden Netze zu finden. Wenn erst in der Fertigung festgestellt würde, dass sich ein wichtiges Netz z.B. nur auf einer Innenlage oder unter Komponenten geroutet ist, dann erfordert es ein Re-Design des Layouts, um zusätzliche Durchkontaktierungen und ausgesparte Testflächen im Schutzlack einzufügen.

Testpunkte verschlechtern die elektrischen Eigenschaften eines Designs, wenn diese als Stubs oder Vias vom Netz abgeführt werden und so die Signalintegrität und elektromagnetische Verträglichkeit negativ beeinflussen. Jeder ungenutzte oder überflüssige Testpunkt beansprucht Platz auf der Oberfläche der Leiterplatte und Abstände zu Bauteilen, damit die Testnadeln den Testpunkt erreichen können. Aber Platz ist kostbar, wenn es um die Miniaturisierung von elektrischen Schaltungen geht.

Die App setzt keine speziellen Kenntnisse der Entwickler über Boundary Scan-Testverfahren voraus. Nach dem Erzeugen einer Netzliste werden einmal allen ICs in der Schaltung, die frei verfügbaren Boundary Scan Informationen in Form von BSDL-Dateien und die benutzten Versorgungspins zugeordnet. Anschließend kann die App ohne weitere Einstellungen des Nutzers automatisch eine Scan Chain aufbauen und einen Bericht über die Test-Coverage erzeugen. Wenn die Zuordnungen einmal erfolgt sind, ist ein Update für eine neue Netzliste in wenigen Sekunden verfügbar.

Die App bietet neben der Test-Coverage auch noch weitere nützliche Informationen für den Entwickler. Der XJTAG Chain Checker identifiziert allgemeine Fehler im Aufbau bzw. der Beschaltung von JTAG-Ketten, wie falsch angeschlossene oder falsch terminierte TAPs (Test Access Ports). Das ist sozusagen ein weiterer Design Rule Check für den JTAG-Bus im Schaltplan. Die App unterstützt den Entwickler mit best practices-Hinweisen zu ‚Design For Test’.

XJTAG Chain Checker

Detaillierte Ergebnisse des JTAG Chain Checks
Detaillierte Ergebnisse des JTAG Chain Checks

Nach nur vier einfachen Schritten kann der XJTAG Chain Checker in der OrCAD App die Netzliste analysieren und eine routbare Scan Chain generieren. Diese spezielle DFT-Funktion prüft auch, ob alle TAP Signale richtig terminiert sind. Der Chain Checker identifiziert potentielle Fehler und Warnungen für JTAG chains. Dabei werden auch falsche Kontaktierungen der JTAG Test Access Point (TAP) entgegen der BSDL-Dateien einer JTAG kompatiblen Komponente erkannt. Falsche Terminierungen werden als Warnungen ausgegeben und bei Compliance Pins wird erkannt, wenn sie fälschlicherweise nicht (floating) oder falsch auf High oder Low terminiert wurden.

XJTAG Access Viewer

Anzeige der mit JTAG testbaren  und ungetesteten Netze
Anzeige der mit JTAG testbaren und ungetesteten Netze

Die XJTAG DFT-Assistant App erkennt über den gesamten Schaltplan, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann wahlweise zwischen folgenden Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Die Test-Coverage ist übersichtlich dargestellt und das Ein- und Ausblenden im Schaltplan kann auch einfach dokumentiert werden. Schnell lässt sich erkennen, wo die Test-Coverage unzureichend ist und noch nachgearbeitet werden muss.

Die XJTAG DFT Assistant Software ist ab OrCAD Capture 17.2-2016 QIR 2 ohne Zusatzkosten enthalten.

Spezifikationen:

Die Softwareschnittstelle ermöglicht eine frühzeitige Entdeckung und Behebung von Schaltungsfehlern auf Design-Ebene, bevor die Hardware produziert wird.